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Tag Archives: 자일링스

자일링스, 데이터센터용 UltraScale+ 이더넷 포트폴리오 발표

디자인 시간을 단축하는 자일링스의 25G 및 50G, 통합 100G RS-FEC 솔루션
데이터센터 인터커넥트, 서비스 공급자 및 기업형 애플리케이션에 적합

자일링스는 데이터센터 인터커넥트, 서비스 공급자 및 기업형 애플리케이션을 위한 업계에서 가장 유연하고 종합적인 이더넷 포트폴리오를 발표한다고 밝혔다. 자일링스의 종합 IP 포트폴리오에는 25GBASE-CR/KR, 50GBASE-CR2/KR2, 100GBASE-CR4/KR4 IP와 새로 도입된 통합 100G 이더넷 MAC 및 RS-FEC IP가 있다.

이 포트폴리오에 가장 최근에 추가된 자일링스의 통합 100G 이더넷 MAC 및 통합 RS-FEC가 내장된 16nm 울트라스케일+(UltraScale+)™ 디바이스는 FPGA 소프트 IP 구현 대비 80%의 전력 감소 및 로직 사용량의 현저한 감소를 제공한다.

모바일 트래픽 및 클라우드 컴퓨팅으로 인한 수요 증가로 데이터센터 광 링크는 100G 이더넷까지 시행되며, 이는 기존 10G 이더넷 포트 다운링크에 영향을 준다. 또한 10G 이더넷 포트를 25G 이더넷으로 업그레이드하여 2.5배까지 성능을 증가시킬 수 있다. 울트라스케일 아키텍처의 자일링스® 통합 100G 이더넷 솔루션은 기업이 100G 이더넷 스위치와 코어 라우터를 개발해 모바일 디바이스 및 클라우드 컴퓨팅 애플리케이션의 증가하는 대역폭 수요를 처리할 수 있도록 한다.

또한 25G 및 50G RS-FEC는 다운포트 링크의 디자인을 완성한다. RS-FEC는 이러한 시스템에 내재하는 오류를 보정하여 전체 비용을 절감해 보다 경제적인 멀티모드 섬유나 구리 인터커넥트를 이용할 수 있도록 한다. 내장된 100G 이더넷 MAC, PCS 및 RS-FEC를 이용해 FPGA 리소스를 상당 부분 절약할 수 있으며, 플랫폼 재활용의 극대화 및 전력 최소화, 검증된 미래 디자인으로의 발전도 가능해진다.

자일링스는 3월 22일부터 24일까지 미국 캘리포니아 애너하임(Anaheim)에서 개최되는 OFC 박람회(부스 #3457)에서 16nm 울트라스케일+ FPGA와 100G 이더넷 MAC및 RS-FEC를 선보일 예정이다. 새로운 100G 이더넷 솔루션에 관한 보다 자세한 정보 및 비디오 데모는 http://www.xilinx.com/video/technology/100g-ethernet-16nm-ultrascale-plus.html에서 확인할 수 있다.

아이씨엔 매거진 news@icnweb.co.kr

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Posted by on March 21, 2016 in Event, NewProducts

 

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Xilinx, 56G PAM4 트랜시버 기술 선보여

차세대 고밀도 400G 및 테라비트 인터페이스로 새로운 이더넷 발전 실현

자일링스는 4단계 PAM4(Pulse Amplitude Modulation) 전송 체계를 이용해 56G 트랜시버 기술을 실행하는 16nm FinFET+ 기반의 프로그래머블 디바이스를 개발했다고 밝혔다.

업계에서 차세대 라인 레이트로 확장성이 가장 뛰어난 시그널링 프로토콜로 인정받고 있는 PAM4 솔루션은 기존 인프라 대역폭을 2배로 늘려 광학 및 구리 인터커넥트를 위한 새로운 이더넷 배치를 도와준다. 자일링스는 PAM4가 대중화되기에 앞서 현재 56G의 혁신 기술을 도입해 선보이며, 공급자 및 에코시스템 회원사들의 교육을 돕고 변화에 대비하고 있다.

클라우드 컴퓨팅, 산업용 사물인터넷(IIoT), 소프트웨어 정의 네트워크(SDN, Softward-Defined Network)와 같이 트렌드가 무한한 대역폭의 필요성을 높이고 촉진함에 따라 기술 혁신은 50G, 100G, 400G 포트 확장은 물론이며, 비용과 비트당 전력을 늘리지 않고도 테라비트 인터페이스로 포트 밀도를 극대화해야 한다. 표준화된 차세대 라인 레이트는 이러한 지속적인 대역폭 요건을 충족하는데 무엇보다 중요하다. 자일링스는 옵티컬 인터네트워킹 포럼(OIE, Optical Internetworking Forum)과 IEEE(Institute of Electrical and Electronics Engineers) 모두에서 56G PAM4를 표준화하고자 선도하고 있다.

켄 창(Ken Chang) 자일링스 SerDes 기술그룹 부사장은 “자일링스 고객들은 차세대 애플리케이션을 어떻게 가속시킬지 이미 예상하고 있다. 자일링스는 현재 56G PAM4 기술 솔루션에 대한 인식을 제고하여 고객이 디자인 변화에 대비할 수 있도록 돕고자 한다.”고 말했다.

자일링스의 56G PAM4 트랜시버 기술은 삽입 손실(insertion loss)과 크로스토크(crosstalk)를 포함한 라인 레이트에서 기존 데이터 전송의 물리적 한계를 극복하기 위해 개발되었다. 이것은 칩투칩, 모듈, 직접 부착 케이블, 백플레인 애플리케이션에서 구리 및 광학 인터커넥트를 지원한다. 또한 이는 테라비트 라인 카드를 뛰어넘어 400G에서 테라비트 섀시 백플레인까지 차세대 시스템 디자인을 가능하게 한다.

지브 달랄(Sajiv Dalal) TSMC 북미 부사장은 “TSMC는 자일링스와 협력하여 16nm FinFET+를 위한 PAM4 디바이스를 준비하고 있다”고 전하며, “이 혁신적인 트랜시버는 자일링스와 오랫동안 이어온 협력의 결과물이다. TSMC는 고성능 컴퓨팅에 전념하고 있으며, 이 달 말에 있을 자일링스의 선도적인 기술 시연을 기대하고 있다.”고 덧붙였다.

자일링스는 오는 3월 22일부터 24일까지 미국 캘리포니아 애너하임(Anaheim)에서 개최되는 OFC 박람회(부스 #3457)에서 56G PAM4 트랜시버 기술 데모를 선보일 예정이다. 자일링스 56G 트랜시버 기술에 대한 보다 자세한 정보는 5G트랜시버 기술 웹페이지에서 확인 할 수 있다.

 
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Posted by on March 14, 2016 in NewProducts

 

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자일링스, 이종 시스템 개발을 앞당기기 위해 멀티코어협회 OpenAMP 그룹 합류

자일링스는 멀티코어협회(MCA, Multicore Association) OpenAMP 그룹에 합류했다고 밝혔다. 멀티코어협회 마커스 레비(Markus Levy) 회장은 “새로운 MCA OpenAMP 그룹의 설립과 추진함에 있어 이종 시스템 개발을 위한 FPGA 와 SoC 기반 솔루션에서 많은 경험을 가지고 있는 자일링스가 보여준 노력에 박수를 보낸다.”라고 말했다.

멀티코어협회는 프로세서 및 인프라, 디바이스, 소프트웨어, 애플리케이션 등의 멀티코어 관련 제품에 관심이 있거나 종사자 및 이를 양산하는 판매 업체들을 위한 중립적인 포럼이다. 현재 협회는 멀티코어 가상화, 멀티코어 통신, MPP(Multicore Programming Practices), 툴 인프라(TIWG) 등에 역량을 집중하고 있다.

자일링스의 OpenAMP 프레임워크는 이종 시스템 개발을 간소화하여 업계 유일의 16nm 멀티프로세싱 징크(Zynq)® 울트라스케일+(UltraScale+)™ MPSoC 디바이스 양산함에 있어 OpenAMP 구현을 완벽하게 지원한다. 이 OpenAMP 프레임워크는 자일링스® 독립 환경인 FreeRTOS와 리눅스 운영체제(OS)사이에서 뛰어난 상호운용성과 통신을 지원한다. 리눅스 OS는 징크 울트라스케일+ MPSoC상에서 ARM® A53 혹은 R5 코어와 Zynq-7000 올 프로그래머블 SoC상에서 ARM A9으로 구동할 수 있다.

또한 OpenAMP은 Nuclues(뉴클리어스) RTOS 지원이 통합된 멘토 그래픽스 멀티코어 프레임워크(Mentor Graphics Multicore Framework), 멘토 임베디드 리눅스(Mentor Embedded Linux), 베어메탈(BareMetal), 멘토 임베디드 하이퍼바이저(Mentor Embedded Hypervisor) 및 소서리 코드벤치(Sourcery Codebench) 개발 환경을 지원한다. 또한 이 프레임워크는 미크리엄(Micrium)의 μC/OS-II 및 μC/OS-III을 포함한 유통 부문 OS도 지원한다.

자일링스의 임베디드 소프트웨어 CTO인 토마스 이벤슨(Tomas Evensen)은 “MCA OpenAMP 그룹은 OpenAMP 프레임워크 기반 기술이 멀티코어 산업에서 쉽고 빠르게 채택될 수 있도록 표준을 확립하는데 이바지할 것”이라고 말하며, “이 표준을 통해 자일링스의 OpenAMP 구현은 단시간 내에 고객이 더 견고한 시스템을 구축할 수 있도록 도울 수 있다”고 덧붙였다.

아이씨엔 매거진 news@icnweb.co.kr

 
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Posted by on February 10, 2016 in Market

 

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자일링스, 데이터 센터 인터커넥트에서 비용 효율을 높여주는 획기적인 트랜시버 발표

5미터의 구리 케이블당 25Gb를 지원하는 업계 최초의 FPGA, 버텍스 울트라스케일 디바이스

자일링스는 데이터 센터 인터커넥트의 비용 효율을 높여주는 획기적인 트랜시버 기술을 발표한다고 밝혔다. 자일링스의 버텍스(Virtex)® 울트라스케일(UltraScale)™ 디바이스는 데이터 센터에서 25GE, 50GE, 100GE 구리 케이블 및 백플레인 IEEE을 준수한다. 또한, 데이터 센터에서 최대 5 미터의 구리 케이블까지, 그리고 백플레인 인터커넥트에서 최대 1미터까지 지원하는 관련 규격들을 충족한다.

이러한 규격에는 IEEE 802.3bj 100GBASE-CR4/KR4, IEEE 802.3by 25GBASE-CR/CR-S/KR/KR-S 및 25Gb(기가비트) 이더넷 컨소시엄 50GBASE-CR2/KR2 등이 있다. 이로써 데이터 센터 고객들은 비용 및 전력이 최적화된 솔루션으로 어떤 규격이나 규격을 준수하는 판매 업체든 ToR(top-of-rack) 스위치로 서버를 연결하여 광 케이블 대신 nx25G 구리 케이블을 사용할 수 있다.

자일링스의 트랜시버 기술은 뛰어난 신호 품질과 자동 조정 이퀄라이제이션으로 최고의 신호 무결성과 가장 빠른 직렬 링크 구현했다. 버텍스 울트라스케일 FPGA는 통합된 100G 이더넷 MAC IP, 소프트 오류 교정(RS-FEC) IP, ASIC급 로직 패브릭 등을 이용해 데이터 센터 작업량 가속에 완벽한 고성능 저지연 이더넷 솔루션을 제공한다.

자일링스 FPGA, SoC 제품관리 및 마케팅 수석 책임자인 커크 사반(Kirk Saban)은 “버텍스 울트라스케일 FPGA의 대량 생산은 물론, 업계에서 유일하게 구리 케이블 및 백플레인 사양에서 25Gb을 보장한다. 자일링스는 고객들이 가장 낮은 위험성과 최고의 비용 효율적인 솔루션을 고객의 데이터 센터에 활용할 수 있도록 최선을 다하고 있다”라고 전했다.

파워일렉트로닉스 매거진 power@icnweb.co.kr

 
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Posted by on February 10, 2016 in NewProducts

 

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자일링스, 업계 최초의 하이엔드 FinFET FPGA인 16nm 버텍스 울트라스케일+ 디바이스 출시

100여 개 이상의 고객사들과 울트라스케일+ 포트폴리오 및 디자인 툴 협력

자일링스는 TSMC의 16FF+ 프로세스가 사용된 업계 최초의 하이엔드 FinFET FPGA인 버텍스(Virtex)® 울트라스케일+(UltraScale+)™ FPGA를 출시한다고 밝혔다. 자일링스는 울트라스케일+ 포트폴리오 및 디자인 툴에서 100 여 개 이상의 고객사들과 활발한 협력을 진행하고 있으며, 그 가운데 60 곳 이상은 이미 디바이스 및 보드를 주문했다.

버텍스 울트라스케일+ 디바이스가 징크(Zynq)® 울트라스케일+ MPSoC와 킨텍스(Kintex)® 울트라스케일+ FPGA에 포함되면서, 자일링스® 16nm 포트폴리오의 3개 제품군을 모두 이용할 수 있다. 버텍스 울트라스케일+ 디바이스는 업계 유일의 20nm 하이엔드 FPGA인 버텍스 울트라스케일 제품군의 성공을 기반으로 하고 있다. 이 새로운 디바이스는 32G 트랜시버, PCIe® Gen 4 통합 코어 및 UltraRAM 온칩 메모리 기술과 같은 업계를 선도하는 기술역량을 이용하여 차세대 데이터 센터, 400G 및 테라비트 유선 통신, 테스트 및 계측, 우주항공, 국방 시장에서 요구되는 성능과 통합을 제공하고 있다.

자일링스의 프로그래머블 제품 총괄 매니저 및 수석 부사장인 빅터 펭(Victor Peng)은 “버텍스 울트라스케일+ FPGA의 성공적인 출시로 이제 울트라스케일+ 16nm 제품군 3가지를 모두 다 이용할 수 있게 되었다. 이미 100여 개 이상의 고객사들에게 최신 FinFET 기반 디바이스와 개발 보드 및 툴을 제공함으로써 고객의 차세대 디자인 개발을 돕고 있다. 28nm, 20nm에 이어 현재의 16nm 노드에서 3세대 연속으로 기술을 선도하고 있는 자일링스의 “3연승” 성과는 업계에서 가장 앞서 시장에 제품을 선보이겠다는 자사의 집념을 잘 보여준다”고 전했다.

비트웨어(BittWare)의 대표 겸 CEO인 제프 밀로드(Jeff Milrod)는 “대규모 데이터 센터 시스템에는 고속 데이터 처리와 고대역폭, 네트워크 및 스토리지 시스템과의 저지연 연결이 요구된다”고 말하며, “고성능 버텍스 울트라스케일+ 디바이스의 빠른 등장으로 자사는 고객이 필요로 하는 네트워킹, 패킷 프로세싱, 스토리지 및 가속 애플리케이션을 다루는 최신 기술을 신속하게 충족하고 배치할 수 있게 되었다”라고 덧붙였다.

아이씨엔 매거진 news@icnweb.co.kr

 
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Posted by on February 1, 2016 in NewProducts

 

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자일링스, 28나노 기반의 20나노 올 프로그래머블 포트폴리오 발표

차세대 FPGA, 2세대 SoC 및 3D IC, ASIC 및 ASSP 대안으로 비바도 디자인 수트와 최적화될 예정

자일링스는 차세대 8 시리즈 올 프로그래머블 FPGA와 제2세대 3D IC 및 SoC를 포함한 20나노 포트폴리오 전략을 발표했다. 20나노 포트폴리오는 이미 28나노에서 입증된 차세대 기술을 바탕으로 제작되어, 최상의 시스템 성능과 저전력 소모, 프로그래머블 시스템 통합을 제공한다.

자일링스의 비바도™ 디자인 수트와 함께 최적화된 20나노 포트폴리오는 최고의 생산성과 품질을 자랑하며, 다양한 차세대 시스템에 활용이 가능하며 ASIC 및 ASSP에 가장 강력한 대안을 제공한다.

자일링스는 보다 ‘스마트’한 고집적 광대역 시스템 요구조건을 해결하기 위해 20나노 올 프로그래머블 포트폴리오 최적화에 주력하고 있다. 이러한 애플리케이션은 다음을 포함한다.

• 지능형 Nx100G ~ 400G 유선 네트워크

• 스마트 기술, 적응형 안테나(adaptive antenna), 인지 무선 기술, 대역 및 백홀(backhaul) 장비를 이용한 LTE™ 첨단 무선 기지국

• 고출력, 저전력 데이터 센터 솔리드 스테이트(solid state) 스토리지, 지능형 네트워크, 고집적 저지연 애플리케이션의 가속화

• 차세대 디스플레이, 전문가용 카메라, 공장 자동화, 최신 자동차 운전자 보조장치, 감시 카메라용 이미지/비디오 프로세싱

• 거의 모든 애플리케이션을 위한 최첨단 커넥티비티

자일링스 프로그래머블 플랫폼 그룹 부사장 빅터 펭 (Victor Peng)은 “자일링스는 기존의 경쟁 제품보다 한 세대 앞선 기술인 최신20나노 포트폴리오 발표와 함께, 28나노 분야에서 실질적인 기술 개발로 시장을 주도하고 있다. 또한 ASIC 및 ASSP보다 훨씬 많은 장점을 제공한다.”고 밝혔다.

자일링스는 다양한 분야에서 경쟁사보다 최소 수년 앞선 기술적 우위를 점하고 있다.

이미 수백만 고객을 보유하고 있는 초정밀 리얼 SoC 및 3D IC, 새로운 에코시스템, 공급망, 고품질 및 신뢰성을 위한 프로세스, 차세대 비바도 디자인 수트 툴과 최적화된 디바이스 개발, 고성능 트랜스시버를 시스템에 통합하는 방법 개선 등 광범위한 분야에서 자일링스의 실적은 두드러진다.

28나노에서 입증된 자일링스의 선도적인 기술과 20나노 미세공정 가치의 융합으로 자일링스는 고객이 시장에서 앞서 나갈 수 있도록 지원한다.

자일링스 사장 및 CEO 인 모쉬 가브리엘로브(Moshe Gavrielov)는 “20나노 포트폴리오는 기하급수적으로 성장하고 있는 프로그래머블(programmable imperative) 수요 문제를 해결해 줄 것이다. 막대한 디자인 비용뿐만 아니라 최대 적응성, 재사용, 시스템 통합과 함께 모든 시스템에서 보다 많은 지능(intelligent)이 지속적으로 투입되어야 할 필요성으로 인해 프로그래머블 수요는 점점 늘어가고 있다.”라고 말했다.

차세대 올 프로그래머블 FPGA
20나노 8 시리즈 올 프로그래머블 FPGA는 기존 제품보다 2배 빠른 성능과 1.5~2배 확장된 통합 기능을 자랑하는 반면 전력은 절반만 소모한다. Nx100G 유선 네트워크, LTE A 무선 네트워크를 위한 무선 L1 베이스밴드 코프로세싱, 차세대 시스템 가속화 및 커넥티비티와 같은 차세대 애플리케이션에 적합하다. 주요 개선 사항은 다음과 같다:

• 구조 개선을 통해 자원 활용률 90% 이상 달성, 4배 더 빠른 디자인 클로져(design closure)를 제공하는 라우터빌리티(routability)에 최적화된 알고리즘

• 차세대 어댑티브 이퀄라이제이션(adaptive equalization), 낮은 지터, 최저전력 소모, 시스템 최적화 및 고속 트랜스시버

• 디지털 신호 처리 및 온칩 메모리 성능을 대폭 개선해 메모리 대역 2배 확장

2세대 올 프로그래머블 3D IC
자일링스의 제2세대 3D IC는 동종 및 이종 구성을 갖추게 된다. 고성장 애플리케이션에는 Nx100G/400G 스마트 네트워크, ToR(top-of-rack) 데이터 센터 스위치, 고집적 ASIC 프로토타이핑(prototyping)이 포함된다. 주요 개선 사항은 다음과 같다:

• 산업 표준 인터페이스를 반영한 2단계 3D 연결 및 5배 빨라진 다이 투 다이(die-to-die) 대역

• 로직 정전 용량 최소 1.5~ 2배 확장, 트랜스시버 대역 4배 확장, 인터라켄(Interlaken) 커넥티비티 통합 광대역 메모리, 트래픽 관리, 패킷 프로세싱 IP

• 최적화된 디자인 툴로 2배 향상된 통합 수준 및 내/외부 라우팅 용량, 자동 디자인 클로져 및 확장 가능한 알고리즘

2세대 올 프로그래머블 SoC
자일링스의 20나노 올 프로그래머블 SoC는 주요 프로세싱 기능을 가속화하기 위해 FPGA 패브릭과 이종 프로세싱 코어를 통합한다. 고성장 애플리케이션에는 이종 무선 네트워크 무선, 베이스밴드 가속화 및 백홀, 데이터센터 보안 기기, 오토모티브, 산업, 과학, 의료, 항공우주 및 방위 시장에서의 임베디드 비전 애플리케이션이 포함된다. 주요 개선 사항은 다음과 같다:

• 프로세싱 시스템과 FPGA 패브릭 간의 대역 개선으로 주요 프로세싱 기능 가속화

• 차세대 I/O, 트랜스시버 및 DDR 메모리 인터페이스 기능

• 최신 SoC 수준 전원 관리 및 차세대 블록 레벨 전력 최적화

• 차세대 보안 개선

비바도 디자인 수트와 최적화
자일링스의 혁신적인 28나노 7 시리즈 FPGA 포트폴리오와 함께 도입된 비바도 디자인 수트는 20나노 제품군에 최적화 되었다. 주요 기능 및 장점은 다음과 같다:

• 20% 개선된 LUT 활용도, 최대 3배의 성능 개선, 최대 35%의 전력 소모 감소

• 더 빨라진 계층적 계획(hierarchical planning), 분석 장소, 라우트 엔진 및 점진적 ECO(engineering change order) 지원으로 디자인 생산성이 최대 4배 향상

• 비바도 디자인 수트 IP 인테그레이터(integrator)와 패키저(packager)를 이용한 IP 코어 재사용으로 통합 시간을 최대5배 개선, C기반 디자인 플로우 이용시 검증 소요시간 최대100배 이상 개선

보다 구체적인 사항은 제품 출시와 함께 발표될 예정이다. 자일링스는 고객들과 전략적이고 긴밀한 관계를 유지하기 위해 제품 정의 및 문서에 대한 접근을 제한하고 있다.

자일링스 http://www.xilinx.com

아이씨엔 매거진 2012년 12월호

 
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Posted by on January 22, 2016 in Automation

 

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자일링스, 16nm 울트라스케일+ 디바이스를 위한 공개 툴 및 가이드 발표

28nm 디바이스보다 2~5배 더 높은 와트당 시스템 레벨 성능과 주요 시장에서 채택될 수 있는 유효성 입증

자일링스는 16nm 울트라스케일+(UltraScale+)™ 제품군을 위한 공개 액세스를 지원한다고 밝혔다. 여기에는 비바도(Vivado)® 디자인 수트 HLx 에디션, 임베디드 소프트웨어 개발 툴, 자일링스 파워 측정기(Power Estimator), 징크(Zynq)® 울트라스케일+(UltraScale+) MPSoC 및 킨텍스(Kintex)® 울트라스케일+(UltraScale+) 디바이스를 위한 기술 문서가 포함된다.

디자이너들은 특정 디자인을 위해 제공되는 울트라스케일+ 포트폴리오의 28nm보다 2~5배 더 높은 와트당 성능 향상으로 유효성을 입증할 수 있다. 비바도 디자인 수트는 업계 최초로 16nm 디바이스를 위한 공개 툴을 사용하여 울트라스케일+ 포트폴리오의 와트당 성능 이점을 최대한 활용하고, SmartCORE™ 및 LogiCORE™ IP의 카테고리를 완성하도록 최적화되었다. 이번 발표는 지난 2015년 7월에 앞서 공개한 최초의 테이프 아웃, 얼리 액세스 툴 일정과 2015년 9월 최초로 출하 일정을 포함한 울트라스케일+ 포트폴리오 이후에 공개된 것이다.

자일링스 FGPA 및 SoC 제품 관리, 마케팅의 수석 책임자인 커크 사반(Kirk Saban)은 “자일링스는 업계 유일의 16nm 프로그래머블 디바이스를 위한 공개 툴 및 가이드를 공급하고 있으며, 최첨단인 SoC 및 FPGA가 주요 시장에서 빠르게 채택될 수 있도록 주력하고 있다”고 말했다. 또한 “이제는 모든 고객이 차세대 애플리케이션을 위한 울트라스케일+ 포트폴리오의 뛰어난 와트당 성능 및 이점을 입증할 수 있다”고 덧붙였다.

비바도 디자인 수트 HLx 에디션

비바도 디자인 수트 HLx 에디션은 올 프로그래머블 SoC, FPGA의 디자인과 재사용 가능한 플랫폼 개발에서 최고의 생산성으로 새로운 접근을 제공한다. 모든 HLx 에디션은 C/C++ 라이브러리, 비바도 IPI(IP Integrator), LogicCORE™ IP 서브시스템, 전체 비바도 구현 툴 수트 등 가장 생산적이고 최첨단인 C 및 IP 기반 디자인 플로우를 쉽게 활용할 수 있는 비바도 HLS(High-Level Synthesis)가 포함되어 있다. 새로운 울트라패스트(UltraFast)™ High-Level 생산성 디자인 방법론 가이드와 함께 사용할 경우, 사용자는 기존 방식보다 10~15배 더 높은 생산성을 구현할 수 있다.

자일링스 울트라스케일+ 포트폴리오

FPGA의 16nm 울트라스케일+™ 제품군과 3D IC, MPSoC는 새로운 메모리, 3D-on-3D 및 멀티 프로세싱 SoC(MPSoC) 기술을 결합하여 성능과 집적도를 한 차원 높였으며, 스마트커넥트(SmartConnect) 인터커넥트 최적화 기술을 구현한다. 시스템 레벨에 최적회된 울트라스케일+는 28nm 디바이스보다 2~5배 더 높은 와트당 시스템 레벨 성능과 시스템 통합, 인텔리전스, 보안 및 안전을 최고 레벨로 보장하며 기존의 프로세스 노드 이동을 뛰어넘는 가치를 제공한다.

아이씨엔 매거진 news@icnweb.co.kr

 
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Posted by on December 11, 2015 in NewProducts

 

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